Yeni bir FPGA-YSA tabanlı gerçek rasgele sayı üreteci tasarımı ve gerçeklenmesi

Abstract

Bu tez çalışmasında, yeni bir Alan Programlanabilir Kapı Dizileri (Field Programmable Gate Array), (FPGA) ve Yapay Sinir Ağları (YSA) tabanlı Gerçek Rasgele Sayı Üreteci (GRSÜ) tasarlanarak gerçekleştirilmiştir. Bu doğrultuda, öncelikle tasarım için üç farklı kaotik sistem seçilmiş, Runge-Kutta 5 Butcher (RK5-B) algoritması ile sayısal çözümleri elde edilerek zaman serileri, faz portreleri ve Lyapunov üstelleri hesabı gibi kaotik dinamik analizleri gerçekleştirilmiştir. Bu sistemlerden ikisi literatürde yer almayan, tez kapsamında geliştirilen kaotik sistemler olup üçüncüsü ise Pehlivan-Uyaroglu_2010 Kaotik Sistemi (PUKS)'dir. İkinci aşamada seçilen her bir kaotik sistem için durum değişkenleri ve bu değişkenlerin iteratif versiyonları kullanılarak, optimum nöron sayısı ile en iyi çıkışı verecek şekilde İleri Beslemeli YSA (İBYSA) ağ yapısı, Matlab ortamında oluşturularak, modellenmiştir. Elde edilen modellere ait ortalama karesel hata (MSE) değerlerinden, İBYSA ile modellenen kaotik sistemlerden en uygununun PUKS olduğu görülmüştür. Üçüncü aşamada elde edilen İBYSA tabanlı kaotik PUKS osilatörü, FPGA üzerinde VHDL dili ile IEEE-754 32 bit kayan noktalı sayı formatına uygun olarak modellenmiştir. Xilinx ISE Design Tools 14. 2 benzetim programı kullanılarak, Xilinx Virtex–6 ailesi XC6VCX240T-1ff1156 çipi için sentezlenmiştir. FPGA çip kaynak kullanımına ait Bakma Tabloları (Look-Up Tables (LUTs)) sayısı, Slice Kaydedicilerin (Slice Regs) sayısı gibi parametreler elde edilmiştir. Ayrıca, İBYSA tabanlı kaotik PUKS osilatörünün çalışma frekansının 231,6 MHz olduğu görülmüştür. Dördüncü aşamada ilk olarak GRSÜ yapısında, İBYSA tabanlı kaotik PUKS osilatöründen bit dizilerini çeken, Kayan Noktalı Sayı (KNS) modeli tabanlı örnekleyici komponenti ve son işlem komponenti VHDL dili ile tasarlanmıştır. Daha sonra, elde edilen İBYSA-tabanlı yeni GRSÜ, Virtex–6-XC6VCX240T-1ff1156 FPGA çipi üzerinde gerçekleştirilmiştir. YSA-tabanlı yeni GRSÜ'nün bit üretim hızı 115,7 Mbit/s gibi yüksek bir seviyeye ulaşmıştır. Son aşamada FPGA ve İBYSA-tabanlı yeni GRSÜ'den elde edilen sayı dizilerinin test edilmesinde, uluslararası en üst düzey standartlar olan NIST-800-22 ve FIPS-140-1 test paketleri kullanılmıştır. FIPS-140-1 test paketinde 20Kbitlik, NIST Test paketinde ise 1Mbitlik sayı dizileri testlere tabi tutularak tüm rasgelelik testlerinden başarı ile geçmiştir. Geliştirilen FPGA ve YSA-tabanlı yeni GRSÜ, yüksek hız ve güvenilirlikte olduğundan günümüz teknolojisin ihtiyaç duyduğu güvenli iletişim, dijital imza ve gömülü sistemlerde kullanılan kriptolojik uygulamalar gibi rasgele sayı dizilerinin gerekli olduğu yerlerde kullanılabilecektir.

In this study, a new Field Programmable Gate Array (FPGA) and Artificial Neural Network (ANN) based True Random Number Generator (TRNG) has been designed and implemented. In this direction, firstly three different chaotic system has been chosen for the design, chaotic dynamic analyses like time series, phase portraits and the calculation of Lyapunov exponents have been performed by obtaining the numerical solutions with Runge-Kutta 5 Butcher (RK5-B) algorithm. As two of these systems have not been located in literature and have been developed during the scope of the thesis, the third one is called Pehlivan-Uyaroglu_2010 Chaotic System. In the second stage Feed Forward NN (FFNN) structure has been designed and implemented using the state variables and iterative versions of them with the optimum neuron number providing the best output for each selected chaotic system in Matlab. It has been observed that the most suitable chaotic system among the modeled ones using FFNN with respect to observed mean square error (MSE) values of the models is PUKS. In the third stage the observed FFNN based chaotic PUKS oscillator has been modeled using VHDL in accordance with IEEE-754 32 bit floating point format in FPGA. Xilinx Virtex–6 XC6VCX240T-1ff1156 FPGA chip has been synthesized using Xilinx ISE Design Tools 14. 2 simulation program. The chip utilization parameters like Look-Up Tables (LUTs) and Slice Regs have been observed. Besides, it has been observed that the clock frequency of the FFNN based chaotic PUKS oscillator is 231,6 MHz. In the fourth stage generated the numbers in high data rates like 115,7 Mbit/s. In the last stage for testing the observed number from FPGA and FFNN based novel TRNG, NIST-800-22 and FIPS-140-1 test packages, which are the international top level standards, have been used. The number streams of 20Kbits and 1Mbits have been subjected to FIPS-140-1 test package and NIST-800-22 test package, respectively and they have passed successfully all of the randomness tests. Since the developed FPGA and FFNN based novel TRNG has high speed and reliability, the application areas, where random number streams are needed for nowadays technology, like secure communication, digital signature and cryptologic applications employed in embedded systems will be used. firstly Floating Point Number (FPN) model based sampling component and post processing component present in the TRNG structure, which take the bit streams from the FFNN based chaotic PUKS oscillator, have been designed using VHDL. After that, the observed FFNN based novel TRNG has